摩尔定律失效?3D芯片堆叠走上历史舞台

作者:贾桂鹏 来源:原创 2021-11-15

  近日,三星电子宣布将在2025年大规模量产2nm工艺芯片,而其最大竞争对手台积电同样在2025年对2nm工艺进行量产。两大巨头此举意味着高阶工艺节点一步步逼近物理极限,同时,摩尔定律正在放缓。

  在此背景下,我们都知道,在逼近物理极限的情况下,新工艺研发的难度以及人力和资金的投入,也是呈指数级攀升,因此,业界开始向更多方向进行探索。

摩尔定律失效?3D芯片堆叠走上历史舞台

  其中,转向3D维度是IC设计的主流趋势之一,被称为Chiplet的技术受到了业界的注意。Chiplet技术可以采用更短的引线、在更低的功耗下实现更高的性能和带宽。同时,还可以拥有更小的封装尺寸和更高的良率。

  摩尔定律失效?

  众所周知,在芯片领域有一个定律非常出名,那就是摩尔定律。它是由英特尔的创始人之一戈登·摩尔提出来的。其主要内容就是,芯片上的晶体管密度每18个月就会翻一番,随之而来的便是芯片性能的翻倍。

摩尔定律失效?3D芯片堆叠走上历史舞台

  不得不说,过去的几十年,芯片厂商的工艺进展也基本上是按这个规律在前进。但当工艺进入到14nm后,摩尔定律有点失效了,18个月的时间,芯片的晶体管翻不了倍了。但为什么会越走越慢?我们也可以看看到底这几年来遇到了什么问题。

  第一,芯片越做越小,塞的晶体管越来越多,用铝布线,很快就会产生电子迁移的问题,动力变短,芯片用不了几年会坏掉,也会遇到光刻机的问题,原来用的光刻机光源不够细,必须从半导体制程工艺里从铝改成铜,这对制造工艺来讲是非常大的挑战。

  第二是构造,因为有一些透镜和光学系统是有极限的,比如,193nm的光源极限大概是45nm,就没办法再微缩下去了。这时候,有人在透镜和微片之间加一滴水,由于水可以折射,可以把它从45nm往下微缩到了28nm,然后这种积水又开始漏电,所以只能换材料,要将原来用的是偏氧化硅,中间的绝缘层要全部换掉,这种更换需要各式各样的实验。

  最终,FinFET技术出来,将本身晶体管的构架变成了3D。但因为光源没有解决,芯片从10nm、7nm开始,要用多层光照画线,原来画一条线就可以解决,现在光本身就比线要粗,解决方案是左边曝一次光,右边曝一次光,中间留下的细缝,刚好就是6nm,但制程成本会非常高。

  而且不仅成本会提升非常高,随着CPU、GPU等高效能运算(HPC)芯片性能要求持续提升,而传统的封装方式已经不能满足需求。

  相对这些传统方式,2.5D/3D封装可以提供7-8倍以上的I/O增量,并可以在原有空间整合更多芯片,很多厂商开始进军这一领域,英特尔Lakefield 就是首个3D封装工艺的CPU。

摩尔定律失效?3D芯片堆叠走上历史舞台

  3D封装意味着什么?

  所谓的3D封装,其实很好理解,就是在原本的封装体里面,封装进两个以上不同功能的芯片,一般都是在不改变原本的封装体积大小,而在垂直方向进行的芯片叠放,这种技术所带来的特点就是改变了原有的在单位面积上不断增加晶体管的方式,而是在垂直方向上进行芯片叠放,自然也会实现芯片的功能多样化。

  日前,AMD发布会上正式对外发布了旗下首款采用3D V-Cache技术的服务器处理器EPYC Milan-X,在保留了Zen 3架构的同时,通过增加缓存进一步提高处理器在密集型工作负载计算时的性能。

摩尔定律失效?3D芯片堆叠走上历史舞台

  据了解,EPYC Milan-X在Zen 3原有的CCD上再堆叠一层7nm的SRAM,这样每个CCD的三级缓存容量就会从原来的32MB增加到96MB,但与最多只有两个CCD的锐龙处理器不同,EPYC Milan最多会有8个CCD,这样他的三级缓存容量就达到了768MB,而在双路系统上三级缓存总容量更是达到惊人的1.5GB。

  采用 D V-Cache技术的EPYC Milan-X处理器将提供与第3代EPYC处理器相同的功能和特性,但在RTL(Register Transfer Level,寄存器转换级电路)验证测试中性能提升了66%。

  AMD的发布仅仅是一个小小的案例,总体上看,3D封装在集成度、性能、功耗等方面更具优势,同时设计自由度更高,开发时间更短,是各封装技术中最具发展前景的一种。当前,随着高效能运算、人工智能等应用兴起,加上TSV技术愈来愈成熟,可以看到越来越多的CPU、GPU和存储器开始采用3D封装。

摩尔定律失效?3D芯片堆叠走上历史舞台

  3D普及尚需时日

  不过,目前3D封装仍有不同层面的问题必须克服,包括设计能力的建构、是否可以达到最佳效益化、可靠度信赖度提升、成本的控制、测试与检验能力、整体供应链结构、新材料开发、细微化连接技术等都需要突破性的发展。

  从当前市场情况来看,用于3D芯片设计的EDA工具多是以点工具为主,这些工具之间的脱节也拉长了芯片设计的周期。片面的EDA工具也会导致堆叠中单个裸片设计过度,从而增加芯片设计的成本。

摩尔定律失效?3D芯片堆叠走上历史舞台

  而且,任何一种新技术的出现,其使用都存在着预期高成本的问题,3D技术也不例外。影响叠层成本的因素有:叠层高度及复杂性;每层的加工步骤数目;叠层前在每块芯片上采用的测试方法;硅片后处理等等。

  在3D封装发展趋势下,印刷电路板业者必须面临组装与信赖度的挑战。在系统加入更多芯片材料后,不论与PCB的热膨胀系数、耐温性差异等,都会影响成品的信赖度。

  写在最后

  当一项技术发展到一定的极限之后,自然会有企业不肯畏惧艰难,而继续进行研发投入,三星、台积电属于这样的企业,而也有企业会想方设法进行其他方面的“绕路”突破,3D封装就是如此,而不管是哪一种方案和思路,都会推进半导体产业的继续进步。

  从大方向来看,不论是传统还是先进封装,各有各的市场与需求,对封测厂来说,至少在未来几年内,都将与上游晶圆代工厂呈现“合作中又有竞争”的态势。面向未来,不论对晶圆厂还是封测厂来说,如何在封装中堆栈多种芯片,并且还要做到小而薄,都是先进封装的关键因素。

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